Análise de Desempenho de Topologias para Redes em Chip

Os avanços nos processos de fabricação de chips têm permitido um constante aumento na quantidade de transistores integrados em uma mesma pastilha de silício, possibilitando a associação de todos os componentes de um computador em um único chip. São os chamados Sistemas em Chip (SoCs – Systems on Chip), cuja complexidade vem aumentando frequentemente com a integração de diversos componentes e exigindo formas eficientes de realizar a comunicação entre esses componentes. Uma abordagem muito discutida atualmente para garantir essa comunicação é a utilização de redes em chip (NoCs – Networks on Chip), que mantêm chaves roteadoras para direcionar os pacotes de dados para seus respectivos destinos e são interligadas de acordo com determinada topologia. Nesse contexto, o presente trabalho busca investigar tais redes, analisando e comparando o desempenho de NoCs com topologias diferentes, para mostrar o impacto que a topologia pode ter no desempenho final de uma rede intra-chip.