MPSoC Minimalista com Caches Coerentes Implementado num FPGA

Este artigo descreve o projeto e a implementação de um MPSoC com caches coerentes num FPGA. O sistema pode ser compilado para conter de 1 a 8 processadores MIPS- I, caches de dados coerentes (L1), unidades de gerenciamento de memória, controladores de memória e um barramento multiplexado. O artigo contém uma descrição detalhada da implementação em VHDL, enfocando o sistema de memória. A inicialização do sistema e a sincronização com semáforos é discutida brevemente. Um programa de testes simples é usado para aferir, preliminarmente, o desempenho do sistema.