Reuso de Traços com Loads em Arquiteturas Superescalares

Mesmo com o crescente esforço para a detecção e tratamento de instruções redundantes, as dependências verdadeiras ainda causam o atraso na execução. Mecanismos que utilizam técnicas de reuso e previsão de valores têm sido constantemente estudados como alternativa para esses problemas. Dentro desse contexto destaca-se a arquitetura RST (Reuse through Speculation on Traces), aliando essas duas técnicas e atingindo um aumento significativo no desempenho de microprocessadores superescalares. A arquitetura RST original, no entanto, não considera instruções de acesso à memória como candidatas ao reuso. Desse modo, esse trabalho tem como principal objetivo analisar o impacto causado pela inclusão de tais instruções no domínio de reuso da arquitetura. São apresentados resultados da composição dos traços e de speedup alcançados pelo mecanismo proposto. Simulações comprevisões perfeitas e diferentes políticas para a formação dos traços são mostradas, a fim de determinar o desempenho alcançado pela arquitetura, bem como validar o mecanismo em si.