Open AccessIn the article the architecture of a charge pump phase locked loop is shown. The influence on overall system performance of its functional blocks is discussed. Voltage controlled oscillator phase noise analysis is done and the relationship between a charge pump phase locked loop and voltage controlled oscillator phase noises are determined. The requirements and results of the accomplished design are discussed. Area of chip PLL – 150×250 μm2, power consumption – 10 mW and phase noise is –125 dBc/Hz with 1 MHz deviation from central 670 MHz frequency.
Article in Lithuanian
Pateikti reikalavimai fazės derinimo kilpos su krūvio pompa integrinio grandyno architektūrai ir išnagrinėti svarbiausi jos funkciniai blokai. Atlikta įtampos valdomo generatoriaus fazinių triukšmų analizė, aptarta parametrų priklausomybė nuo geometrinių matmenų ir jų įtaka visos sistemos triukšmams. Fazės derinimo kilpos integrinio grandyno lusto plotas lygus 150×250 μm2, suvartojama galia – 10 mW, o fazinis triukšmas –125 dBc/Hz esant 1 MHz nuokrypiui nuo centrinio 670 MHz dažnio.
Straipsnis lietuvių kalba