Don't Use the Page Number, But a Pointer To It

Most newly announced microprocessors manipulate 64-bit virtual addresses and the width of physical addresses is also growing. As a result, the relative size of the address tags in the L1 cache is increasing. This is particularly dramatic when small block sizes are used. At the same time, the performance of complex superscalar processors depends more and more on the accuracy of branch prediction, while the size of the Branch Target Buuer is also increasing linearly with the address width. In this paper, we apply the very simple principle enounced in the title for limiting the tag size of on-chip caches, and for limiting the size of the Branch Target Buuer. In an indirect-tagged cache, the anachronic duplication of the page number in processors (in TLB and in cache tags) is removed. The tag check is then simpliied and the tag cost does not depend on the address width. Then applying the same principle, we propose the Reduced Branch Target Buuer. The storage size in a Reduced Branch Target Buuer does not depend on the address width and is dramatically smaller than the size of the conventional implementation of a Branch Target Buuer. N'utilisez pas le num ero de page, mais un pointeur sur lui R esum e : La plupart des microprocesseurs annonc es r ecemment manipulent des adresses virtuelles 64-bit ; dans le m^ eme temps, la largeur des adresses physiques cro^ t de la m^ eme mani ere. Il en r esulte que la taille des etiquettes dans les caches de premier niveaux cro^ t. Ceci est particuli erement dramatique quand des blocs de petites tailles sont utilis es. Dans le m^ eme temps, les performances des processeurs superscalaires d ependent de plus en plus de la qualit e de la pr ediction de branchement tandis que la taille du Tampon de Cibles de Branchement (BTB) cro^ t de mani ere lin eaire avec la largeur de l'adresse. Dans cet article, nous appliquons le principe extr emement simple enonc e dans le titre pour limiter la taille des etiquettes sur les caches on-chip et la taille du BTB. Sur un cache indirectement etiquet e, la duplication anachronique du num ero de page dans les processeurs (dans le TLB et dans les etiquettes du cache) est supprim ee. Appliquant le m^ eme prin-cipe, nous proposons ensuite le Reduced Branch Target Buuer. Le volume de m emorisation dans le Reduced …