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. Im vorliegenden Beitrag wird eine universelle Decoderarchitektur fur einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur haufig beschriebenen Architekturen fur strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine Anderung der Initialisierung des Speichers fur die Prufmatrix mit derselben Hardware decodiert werden kann. Die groste Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus benotigt wird. Der hier vorgestellte Algorithmus stutzt sich auf Graphentheorie und findet fur jeden beliebigen LDPC Code eine fur die Architektur optimale Losung. Damit sind keine Wartezyklen notwendig und die Parallelitat der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.

Hardwarearchitektur für einen universellen LDPC Decoder