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. In diesem Aufsatz wird eine prazise Multilevel-Testbench zur PLL-Charakterisierung vorgestellt. Die Schwerpunkte dieses Beitrags sind einerseits das 10 GHz VCO-Design und andererseits die vorhersagefahigen Ergebnisse der mit Hilfe dieses Multilevelansatzes durchgefuhrten PLL-Systemsimulationen. Bei dem VCO-Design wurden folgende Ergebnisse erreicht: Abstimmbereich ≈26% bzw. kvco≈1300 MHz/V, Phasenrauschen PN=–101,4 dBc/Hz @1 MHz Offset vom 10 GHz Trager, Leistungsverbrauch = 5,5 mW. Als realistisches Demonstrationsbeispiel ist das analog mixed signal-Verhalten eines 2,5 GHz PLL-Systems fur dual-conversion-Strukturen bei IEEE 802.11a WLAN-Anwendungen gewahlt worden. Fur dieses Beispiel wird eine effiziente PLL-Modellierung kritischer PLL-Blocke (Frequenzteiler und Phasenfrequenzdetektor) auf der Basis der PSS-Analyse und neuer Verilog-A/MS Befehle demonstriert. Die dabei verwendete Testbench kann im Prinzip in verschiedenen aktuellen Wireless Kommunikationssystemen bis 10 GHz wieder verwendet werden (Reuse-IP). Dieser Ansatz fuhrt einerseits zur Verbesserung der Simulationszeiten (verglichen mit dem Transistorlevel) und andererseits zu genaueren und realistischeren Ergebnissen, vor allem am VCO-Ausgang (verglichen mit dem HDL-Level).

Eine präzise Multilevel-Testbench zur Systemsimulation und Charakterisierung einer 2,5 GHz PLL