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En esta tesis doctoral se presenta el diseno y realizacion de arquitecturas VLSI de estimacion de movimiento, en sus versiones de pixeles enteros y fraccionarios, para la etapa de prediccion de la compensacion de movimiento del estandar de codificacion de video H.264/AVC. Las arquitecturas propuestas son estructuras de procesamiento pipeline-paralelas con alta eficiencia en su data_path y una administracion optima de la memoria. Utilizando el algoritmo full-search block matching, los disenos cumplen los requerimientos de tamano de bloque variable y resolucion de ¼ de pixel del estandar con maxima calidad. Los estimadores de movimiento combinan las caracteristicas de las arquitecturas consideradas en el estado del arte junto con la aplicacion de nuevos esquemas y algoritmos hardware, en el proceso de codificacion del componente luma de la senal de video. Disenadas como coprocesadores de aceleracion hardware para procesadores de 32 bits, las arquitecturas que se presentan han sido simuladas y sintetizadas para FPGA Virtex-4 de Xilinx, utilizando el lenguaje de descripcion de hardware VHDL.

Estudio de Arquitecturas VLSI de la etapa de predicción de la compensación de movimiento, para compresión de imágenes y video con Algoritmos full-search. Aplicación al estándar H.264/AVC.