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ムーアの法則に従って半導体の微細化が 22 nmから 14 nm へと進んでいる。CPUの演算処理速度を速めるために,半導 体パッケージ向けサブストレートにもロープロファイル樹脂 材料,微細な銅配線などが要求され,低粗度の表面に微細な 銅回路を形成する技術が必要となってきている。最も微細な 回路形成が可能とされているのはシード層として主に無電解 めっき皮膜を使用するセミアディティブ工法であるが,そこ までの微細化を要求されていない L/S 15 μm/15 μm程度の回 路を形成するにはシード層として極薄銅箔を使用する方法が あり,それぞれの利点を生かして用いられている。製造コス トが最も安価であるサブトラクティブ法は,L/S 25 μm/25 μm 以上の回路形成に多く使用されており,求められる基板のス ペックとコストに応じて製造方法が適用されている。とはい え,MPUなどのロジック系パッケージ基板に関しては, 図 1に示す半導体およびパッケージ基板製造技術ロードマッ プから,日本企業の得意とする摺合せ技術が生きる最先端の 分野において今後 L/S 5 μm/5 μm以下を形成できる製造技術 確立が要求されることは明らかである。表 1に配線板材料と 主な使用用途を示した。

Introduction for Fine Line Patterning Technology such as Line and Space 5 μm using by Surface Finishing Chemicals