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論理回路のテストでは,縮退故障を対象に,テスト生成 やテスト容易化設計手法が開発されてきた.縮退故障とは入 力パターンにかかわらず信号線の論理値が0または1に固定 する故障である.しかしながら,90nmから65nmへと半導体 製造プロセスは急速に微細化し,製造した回路のタイミング 動作に影響を及ぼす現象が問題として顕在化している. 配線工程におけるCuダマシン,CMP(Chemical Mechanical Polishing),あるいは,微小な高アスペクト比のビアの採用 は,スクラッチ(研磨時に生じる傷)やボイド(配線内の空 間)によりショートや抵抗性オープンを増加させる.Low-k (低誘電率材料)層間膜の導入は配線ショートの増加を招く. NBTI(Negative Bias Temperature Instability)のような劣化モー ドは,pMOSトランジスタのしきい値電圧Vtpを増加させ遅 延を増加させる.酸化膜の薄膜化は,リーク(MOSトランジ スタOFF時の漏れ電流)の増加や信頼性に課題をかかえてい る.また,リソグラフィー工程においては,ArFレーザや液 浸技術の採用にもかかわらず,描画最小寸法の方が光の波長 より短い状態が続き,OPC(Optical Proximity Correction)によ り設計データを加工する等の工夫が重要とされている.しか し,出来上がり寸法のばらつきが増大し歩留り確保が大きな 課題とされている.更に,最適化設計手法の進歩は,逆にタ イミングマージンの少ないパスを多くする.回路の遅延が増 加するような故障は,遅延故障と呼ばれ,上記に述べたよう な様々な理由により発生し,その検出は,近年のテスト技術 における重要な技術開発課題となっている.本稿では,論 理回路の遅延テストに関する基本技術について概説する. 遅延故障のモデルには,遷移遅延故障からパス遅延故障ま で,故障の発生箇所の違いから幾つかのモデルが考えられて いる.まず2.では,代表的な遅延故障のモデルを紹介する. 遅延故障のテストには2パターンを実速度で印加する必要 がある.同期式順序回路のテストを効率的に実施するには, スキャン設計を用いることが一般的であるが,3.では,スキャ ン機能を使った実速度(At-speed test)テスト法を紹介する.4. では,SoCのテストにおいて考慮が必要となる,高速クロッ ク生成,複数クロックドメインへの対応等を紹介する.5. で本稿のまとめを述べる.

Delay Test Methods For Logic Circuits