English (United Kingdom)

https://curated-unify.zendy.io/wp-json/zendy-region/v1/featured_content/oa?rat=en

https://curated-unify.zendy.io/wp-json/zendy-region/v1/highlighted_journal/

Global: Zendy Plus annual

Presents the access of premium content as premium feature

Premium Content

Presents the keyphrase highlighting as premium feature

Keyphrase Highlighting

Presents the summarisation as premium feature

Summarisation

Insights

Presents the pdf analysis as premium feature

PDF Analysis

Presents the zaia usage as premium feature

ZAIA

Global: Zendy Tools annual

Global: Zendy Free Plan

Global: Zendy Tools monthly

Global: Zendy Plus monthly

OLIVEIRA, C. B.. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2016. 164 f. Tese (Doutorado em Ciências – Ciências de Computação e Matemática Computacional) – Instituto de Ciências Matemáticas e de Computação (ICMC/USP), São Carlos – SP. Considering the demand for high-performance in computer systems, the implementation of algorithms directly in hardware by using FPGAs (Field-programmable Gate Arrays) is an alternative that has shown good results. However, the number of developers is limited due to the challenges faced for efficiently programming FPGAs. In addition to that, developers are more used to the traditional sequential programming paradigm imposed by the imperative languages. This work seeks to develop mechanisms to facilitate the development with FPGAs, by optimizing memory usage and exploiting the parallelism of operations inside a loop. This document presents the doctoral thesis entitled LALP+ : a framework for developing FPGA-based hardware accelerators. Since the latency for reading and writing data have been a bottleneck for high performance applications, this work deals with the development of techniques for generation of hardware architectures, considering aspects related to mapping, management and memory access in reconfigurable architectures, using as basis the LALP language, which focuses on the treatment of loops with the technique of loop pipelining. The techniques described in this thesis are employed in the development of the LALP+ framework, which extends LALP by implementing new features and functionalities, in order to contribute to increase its abstraction level. LALP+ architectures were compared to ones generated by using academical and commercial tools, having presented, on average, better performance, with a execution time speedup of 10,01× for the best case. Thus, it is expected that the hereby presented contributions facilitate the implementation of products and projects related to high-performance computing applications with reconfigurable architectures, contributing for the use of such technology. Key-words: Reconfigurable Computing, FPGA, Compilers, Memory, HLS. LISTA DE ILUSTRAÇÕES 1 Frequência de clock de CPUs entre os anos de 1992 e 2012 . . . . . . . . . 34 2 Uma seleção de projetos com impacto na área de computação reconfigurável, desenvolvidos nos últimos 25 anos . . . . . . . . . . . . . . . . . . . . . . 35 3 Aumento da densidade e capacidade de memórias DRAM em relação ao aumento da velocidade de processamento das CPUs entre os anos de 1980 e 2010 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 4 Aumento da latência de acesso a memórias DRAM entre os anos de 1980 e 2010 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 5 Comparação geral entre o uso de HDL, DSL e HLS para desenvolvimento de aceleradores em FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 6 Estrutura interna de um FPGA . . . . . . . . . . . . . . . . . . . . . . . . 45 7 Estrutura típica de um compilador . . . . . . . . . . . . . . . . . . . . . . 47 8 Exemplos de representações intermediárias.(a) Expressão original;(b) Código de três endereços referente a (a);(c) Árvore sintática abstrata referente a (a) . 48 9 Estrutura da plataforma PAM-Blox . . . . . . . . . . . . . . . . . . . . . . 57 10 Estrutura do compilador ASC . . . . . . . . . . . . . . . . . . . . . . . . . 58 11 Nó computacional utilizando DFEs . . . . . . . . . . . . . . . . . . . . . . 59 12 Arquitetura OpenCL com kernels mapeados em FPGAs da Altera . . . . . . 60 13 Fluxo de compilação FCUDA . . . . . . . . . . . . . . . . . . . . . . . . . 61 14 Fluxo de compilação em Haydn-C . . . . . . . . . . . . . . . . . . . . . . 63 15 Fluxo de desenvolvimento SA-C . . . . . . . . . . . . . . . . . . . . . . . 64 16 Fluxo de compilação do LegUp . . . . . . . . . . . . . . . . . . . . . . . . 65 17 Fluxo de desenvolvimento usando o Impulse C . . . . . . . . . . . . . . . . 66 18 Fluxo de compilação C-to-Silicon . . . . . . . . . . . . . . . . . . . . . . . 67 19 Fluxo de compilação do Vivado HLS . . . . . . . . . . . . . . . . . . . . . 72 20 Visão geral do REFLECT . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 21 Exemplo da técnica de loop pipelining . . . . . . . . . . . . . . . . . . . . 79 22 Fluxo de compilção LALP . . . . . . . . . . . . . . . . . . . . . . . . . . 80 23 Visualizações de software e hardware correspondentes ao exemplo de código LALP mostrado no Source code 3 . . . . . . . . . . . . . . . . . . . . . . 84 24 Impacto na execução resultante das diferentes formas de aplicação de delays em LALP: (a) Efeito do código original; (b) Efeito do Source code 5; (c) Efeito do Source code 6; (d) Efeito do Source code 7 . . . . . . . . . . . . 85 25 Arquitetura geral de um acelerador LALP . . . . . . . . . . . . . . . . . . 86 26 Posições acessadas em cada iteração para computação do filtro de Sobel . . 88 27 Representação de um número Real em 32 bits. (a) Ponto flutuante, segundo padrão IEEE 754; (b) Ponto fixo, com 8 bits para a parte fracionária . . . . . 94 28 Arquitetura com acesso único indexado . . . . . . . . . . . . . . . . . . . . 101 29 Arquitetura com máquina de estado para controle de múltiplos acessos sequenciais a uma mesma BRAM . . . . . . . . . . . . . . . . . . . . . . . . 102 30 Fluxo de dados gerado na abordagem utilizando FSM em um caso com 4 acessos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 31 Arquitetura para controle de múltiplos acessos com particionamento de dados 103 32 Exemplos de mapeamento de uma matriz 4x4 em múltiplas BRAMs: (a) Declaração da matriz em código; (b) Partição em 2 BRAMS; (c) Partição em 4 BRAMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 33 Exemplo do impacto conjunto de particionamento e endereçamento no número de ciclos de relógio, para o caso onde são realizadas leituras em colunas diferentes: (a) 4 colunas em 2 BRAMs; (b) 4 colunas em 4 BRAMs; (c) 2 colunas em 2 BRAMs; (d) 2 colunas em 4 BRAMs . . . . . . . . . . . . . 106 34 Possíveis arquiteturas de um acelerador LALP+: (a) Acelerador LALP+ com FSM; (b) Acelerador LALP+ com MMU . . . . . . . . . . . . . . . . . . . 108 35 Diagrama de sinais de instrução customizada do NiosII®, estendida para até 8 operações(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 36 Frequência máxima em MHz obtida pelos operadores LALP e Flopoco para adição e multiplicação em ponto flutuante, usando um FPGA StratixIV (modelo EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . . . . . . 116 37 Latência dos operadores LALP e Flopoco para adição e multiplicação em ponto flutuante, usando um FPGA StratixIV (modelo EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 38 Tempo(μs) da operação soma dos operadores LALP e Flopoco para adição e multiplicação em ponto flutuante, usando um FPGA StratixIV (modelo EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . . . . . . . . . . . 117 39 Tempo(μs) da operação de multiplicação dos operadores LALP e Flopoco para adição e multiplicação em ponto flutuante, usando um FPGA StratixIV (modelo EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . . . . . . 118 40 Resultados referentes ao uso de recursos dos operadores LALP e Flopoco para adição e multiplicação em ponto flutuante, usando um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . . . . . . . 119 41 Frequência (MHz) máxima de clock atingida com o módulo LALP de multiplicação para números variados de estágios de pipeline, usando FPGA Xilinx Virtex7 XC7VX330T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 42 Speedup de tempo de execução atingido pelas arquiteturas LALP+ em relação às geradas pelo Vivado HLS, usando um FPGA Xilinx Virtex 7 (device XC7VX330t-1-ffg1157) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 43 Frequência máxima (em MHz) obtida pelas arquiteturas LALP+ e Vivado HLS, usando um FPGA Xilinx Virtex 7 (device XC7VX330t-1-ffg1157) . . 122 44 Latência (em ciclos de relógio) das arquiteturas LALP+ e Vivado HLS, usando um FPGA Xilinx Virtex 7 (device XC7VX330t-1-ffg1157) . . . . . 123 45 Total de LUTs usadas nas arquiteturas LALP+ e Vivado HLS, usando um FPGA Xilinx Virtex 7 (device XC7VX330t-1-ffg1157) . . . . . . . . . . . 124 46 Total de Flip-flops usados nas arquiteturas LALP+ e Vivado HLS, usando um FPGA Xilinx Virtex 7 (device XC7VX330t-1-ffg1157) . . . . . . . . . 124 47 Speedups obtidos para as arquiteturas LALP+ em relação às geradas pelo LegUp, para um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® 125 48 Latência (em ciclos de relógio) das arquiteturas LALP+ e LegUp, para um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® . . . . . . . . 126 49 Frequência máxima (em MHz) obtida pelas arquiteturas LALP+ e LegUp, para um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® . . . . 126 50 Total de registradores usados pelas arquiteturas LALP+ e LegUp, para um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® . . . . . . . . . 127 51 Total de ALUTs usadas pelas arquiteturas LALP+ e LegUp, para um FPGA StratixIV (device EP4SGX530KH40C20) da Altera® . . . . . . . . . . . . 128 52 Total de ALUTs usadas pelas diferentes versões LALP+ testadas . . . . . . 131 53 Total de Registradores usados pelas diferentes versões LALP+ testadas . . . 131 54 Latência total (em ciclos de relógio) de cada uma das diferentes versões LALP+ testadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 55 Frequência máxima (em MHz) atingida em cada uma das diferentes versões LALP+ testadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 56 Speedup das arquiteturas com acessos paralelos (MMUs) em relação à arquitetura com acesso sequencial (FSM) . . . . . . . . . . . . . . . . . . . . . 134 57 Etapas da versão desenvolvida d